Open Journal Systems

Analisis Perbandingan Performa Average Access Time Cache pada Prosesor Komputer

       Andri Ulus Rahayu

Abstract


Performa komputer dari generasi ke generasi mengalami peningkatan yang cukup pesat, terutama dalam hal kecepatan pemrosesan data. Jika kita amati, kecepatan komputer dalam melakukan pemrosesan data merupakan arah dari  perkembangan generasi komputer. Kecepatan pemrosesan data ini sangat dipengaruhi oleh average access time pada cache prosesor. Tujuan penelitian ini adalah untuk membandingkan performa dan memberikan gambaran average access time pada multilevel cache proseesor komputer. Untuk mendapatkan perbandingan dan gambaran mengenai cara menghitung average access time ini, digunakan dua buah prosesor sebagai sampel yaitu Intel Core I7 2600K dan Phenom II X6 1100T. Untuk membandingkan average access time dari kedua prosesor tersebut, diperlukan dua indikator yaitu access time dan hit rate. Dari  hasil  analisis  yang  dilakukan,  dapat disimpulkan  bahwa dari segi average access time, prosesor Phenom X6 1100T memiliki performa lebih baik jika dibandingkan dengan prosesor  Intel Core I7 2600K.


  http://dx.doi.org/10.31544/jtera.v4.i1.2019.109-114

Keywords


cache, access time, multilevel cache, hit rate

Full Text:

  PDF

References


M. W. Ahmed and M. A. Shah “Cache Memory: An Analysis on Optimization Techniques,” International Journal of Computer and Information Technology, vol. 04, no. 02, 2015.

X. Ding and K. Wang, “ULCC: A User-Level Facility for Optimizing Shared Cache Performance on Multicores,” ACM sigplan notices, vol. 46, no. 8, ACM, 2011.

M. Hill and M. R. Marty, “Amdahl's Law in the Multicore Era,” Computer, vol. 41, pp. 33-38, 2008.

T. Wada, S. Rajan, and S. A. Przybylski, “An analytical access time model for on-chip cache memories,” Solid-State Circuits, IEEE Journal, pp. 1147-1156, 1992.

J. S. Yadav, M. Yadav, and A. Jain, “Cache Memory Optimization,” International Conferences of Scientific Research and Education, vol. 1, no. 6, pp. 1–7, 2013.

H. Dybdahl, “Architectural Techniques to Improve Cache Utilization,” Diss. PhD Thesis, Norwegian University of Science and Technology, 2007.

J. L. Hennessy and D. A. Patterson, Computer Architecture a Quantitative Approach Fifth Edition, 2012.

D. Satish and S. Manimala, “Study On Cache Replacement Policies in Coherent Chip Multiprocessor Systems (CMPs),” International Journal for Technological Research in Engineering, vol. 5, no. 10, 2018.

T. M. Chilimbi, B. Davidson, and J. R. Larus, “Cache-conscious structure definition,” ACM SIGPLAN, vol. 34, no. 5, pp. 13–24, 1999.

S. Przybylski, M. Horowitz, and J. Hennessy, “Characteristics of Performance-Optimal Multi-Level Cache Hierarchies,” ACM SIGARCH Computer Architecture News, vol. 17, no. 3, 1989.

S. Almakdi, A. W. Alazeb, and M. Alshehri, “Cache Coherence Mechanisms,” International Journal of Engineering and Innovative Technology (IJEIT), vol. 4, no. 4, 2014.




DOI: http://dx.doi.org/10.31544/jtera.v4.i1.2019.109-114
Abstract 391 View    PDF viewed = 178 View

Refbacks



Copyright (c) 2019 JTERA (Jurnal Teknologi Rekayasa)

Creative Commons License
This work is licensed under a Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International License.

Copyright @2016-2021 JTERA (Jurnal Teknologi Rekayasa) p-ISSN 2548-737X e-ISSN 2548-8678.

     Lisensi Creative Commons

This work is licensed under a Creative Commons Attribution-NonCommercial-ShareAlike 4.0 International License.

 

JTERA Editorial Office:
Politeknik Sukabumi
Jl. Babakan Sirna 25, Sukabumi 43132, West Java, Indonesia
Phone/Fax: +62 266215417
Whatsapp: +62 81809214709
Website: https://jtera.polteksmi.ac.id
E-mail: jtera@polteksmi.ac.id